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Google: KI ersetzt menschliche Entwickler beim Chip-Design

Ein Forscherteam von Google hat in der Zeitschrift Nature ein neues KI-Modell vorgestellt, das in wenigen Stunden komplexe Chip-Designs erstellen kann – eine mühsame, komplizierte Aufgabe, für die menschliche Ingenieure normalerweise Monate brauchen.

Die Forscher verwendeten einen Datensatz von 10.000 Chip-Layouts, um ein Machine-Learning (ML) Modell zu füttern, das dann mit Reinforcement Learning trainiert wurde. Es stellte sich heraus, dass das Modell in nur sechs Stunden ein Design generieren konnte, das die Platzierung der verschiedenen Komponenten auf dem Chip optimiert, um ein endgültiges Layout zu erstellen, das die betrieblichen Anforderungen wie Verarbeitungsgeschwindigkeit und Energieeffizienz erfüllt.

„Unser RL-Agent (Reinforcement Learning) generiert Chip-Layouts in nur wenigen Stunden, wohingegen menschliche Experten Monate brauchen können“, twitterte Anna Goldie, Forschungswissenschaftlerin bei Google Brain, die an der Untersuchung beteiligt war. „Diese übermenschlichen KI-generierten Layouts wurden in Googles neuestem KI-Beschleuniger (TPU-v5) verwendet!“

Moderne Chips enthalten Milliarden von verschiedenen Komponenten, die auf einem Stück Silizium von der Größe eines Fingernagels angeordnet und verbunden sind. Ein einzelner Prozessor enthält zum Beispiel typischerweise zig Millionen von Logikgattern, auch Standardzellen genannt, und Tausende von Speicherblöcken, so genannte Makroblöcke – die dann miteinander verdrahtet werden müssen.

Die Platzierung von Standardzellen und Makroblöcken auf dem Chip ist entscheidend dafür, wie schnell Signale auf dem Chip übertragen werden können und wie effizient das Endgerät daher sein wird.

Aus diesem Grund konzentriert sich ein Großteil der Arbeit der Ingenieure auf die Optimierung des Chip-Layouts. Es beginnt mit der Platzierung der größeren Makroblöcke, ein Prozess, der „Floorplanning“ genannt wird und darin besteht, die beste Konfiguration für die Komponenten zu finden und dabei zu berücksichtigen, dass Standardzellen und Verdrahtung auf dem verbleibenden Platz platziert werden müssen.

Die Anzahl der möglichen Layouts für Makro-Blöcke ist kolossal: Nach Angaben der Google-Forscher gibt es potenziell zehn hoch 2.500 verschiedene Konfigurationen zu testen – also 2.500 Nullen nach der 1.

Mehr noch: Hat ein Ingenieur erst einmal ein Layout entworfen, muss er es wahrscheinlich später noch optimieren und anpassen, wenn Standardzellen und -verdrahtungen hinzugefügt werden. Jede Iteration kann bis zu mehreren Wochen dauern.

Angesichts der mühsamen Komplexität der Grundrissplanung scheint der gesamte Prozess wie geschaffen für die Automatisierung. Doch seit mehreren Jahrzehnten ist es den Forschern nicht gelungen, eine Technologie zu entwickeln, die den Ingenieuren die Arbeit des Floorplannings abnehmen kann.

Chipdesigner können sich auf Computersoftware verlassen, die sie bei dieser Aufgabe unterstützt, aber es dauert immer noch viele Monate, um herauszufinden, wie die Komponenten am besten auf dem Gerät montiert werden können.

Und die Herausforderung wird immer schwieriger. Das oft zitierte Mooresche Gesetz sagt voraus, dass sich die Anzahl der Transistoren auf einem Chip jedes Jahr verdoppelt – was bedeutet, dass die Ingenieure mit einer Gleichung konfrontiert sind, die mit der Zeit exponentiell wächst, während sie trotzdem enge Zeitpläne einhalten müssen.

Aus diesem Grund könnte Googles offenbar erfolgreicher Versuch, das Floorplanning zu automatisieren, bahnbrechend sein. „Sehr gute Arbeit von Google bei der tiefen RL-basierten Optimierung für das Chip-Layout“, twitterte Yann LeCun, Chef-KI-Wissenschaftler bei Facebook, und gratulierte dem Team dazu, nach 40 Jahren an Versuchen die Herausforderung gelöst zu haben.

Googles neues KI-Modell könnte kaum zu einem besseren Zeitpunkt kommen: Die Halbleiterindustrie wird derzeit von einer weltweiten Knappheit an Chips erschüttert, die eine Reihe von Sektoren trifft, von der Unterhaltungselektronik bis zur Automobilindustrie.

Während der Mangel durch unzureichende Kapazitäten auf der Fertigungsebene und nicht durch das Design von Halbleitern verursacht wurde, könnte eine Verkürzung der Zeit, die für die Entwicklung von Chips der nächsten Generation benötigt wird, eine willkommene Erleichterung für die gesamte Lieferkette darstellen.

Die Wissenschaftszeitschrift Nature begrüßte die neue Methode zum Beispiel. „Forschern von Google ist es gelungen, die Zeit, die für das Design von Mikrochips benötigt wird, stark zu reduzieren“, heißt es dort. „Das ist eine wichtige Errungenschaft und wird eine große Hilfe sein, um die Lieferkette zu beschleunigen.“

Das Modell des maschinellen Lernens könnte Auswirkungen auf die gesamte Branche haben. Aber es wird sich lohnen, auch Googles eigenen Einsatz der Technologie im Auge zu behalten. Der Suchgigant hat schon lange klar gemacht, dass es sein Ziel ist, eigene Prozessoren zu entwickeln, insbesondere in Form von System-on-Chips (SoCs).

Jakob Jung

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