AMD und IBM haben auf dem International Electron Devices Meeting (IEDM) in Washington D.C. ihre Fortschritte bei der Entwicklung neuer Prozesstechnologien für Prozessoren mit Halbleiterstrukturen von 65 nm präsentiert. Es sei nun gelungen, Embedded Silizium-Germanium (e-SiGe) mit Dual Stress Liner (DSL) und Stress Memorization Technologie (SMT) auf SOI-Wafern (Silicon-On-Insulator) zu kombinieren. Gegenüber ähnlichen Chips, die ohne Stress-Technologie hergestellt werden, erziele man damit eine 40 Prozent höhere Transistorleistung.
Bei den neuen Prozesstechnologien kommen Isolationsmaterialien mit niedrigeren dielektrischen Konstanten (Lower-K) zum Einsatz, die kürzere Signallaufzeiten durch die Interconnects ermöglichen. Die neuen Technologien lassen sich zur Produktion von Chips mit 65-nm-Strukturen einsetzen und auch zur Fertigung kommender Prozessor-Generationen nutzbar.
Die Technologie wurde im Rahmen eines Entwicklungsabkommens zwischen AMD und IBM in AMDs Halbleiterwerk in Dresden sowie im IBM Semiconductor Research and Development Center in East Fishkill (New York) entwickelt.
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