Die Dual Core-Versionen der Server-CPUs Opteron und Itanium, beide angekündigt fürs nächste Jahr, sollen jeweils über zwei separate Caches verfügen. Dies sagten Vertreter der beiden Unternehmen auf der Hot Chips-Konferenz an der Stanford University im US-Bundesstaat Kalifornien.
Der unter dem Codenamen „Montecito“ entwickelte Dual-Core-Itanium soll dem Intel-Entwickler Cameron McNairy zufolge mit zwei ein MByte großen Second Level Caches und zwei zwölf MByte großen Third Level Caches auf den Markt kommen. AMD-Entwickler Marius Evers hat für den Dual-Core Opteron zwei separate Second Level Caches bestätigt.
IBM hat bei seinem bereits auf dem Markt befindlichen Power4-Chip einen anderen Ansatz gewählt. Beide Cores greifen auf denselben Cache zu, was zumindest in der Theorie höhere Geschwindigkeiten beim Datentransfer ermöglicht.
Die Entwicklung einer CPU mit zwei separaten Caches ist im Vergleich dazu jedoch einfacher. „Unter Zeitdruck ist es der einfachste Weg für sie“, bringt es Kevin Krewell vom Microprocessor Report auf den Punkt. „Später legen sie die beiden Caches vielleicht zusammen. Mit dem Ultrasparc IV verfolgt Sun einen ähnlichen Ansatz.“
Weitere Details zu seinem Dual-Core-Design will Intel auf dem im September stattfindenden „Developer Forum“ vorstellten. AMD will den Schleier auf dem „Microprocessor Forum“ im Oktober etwas weiter lüften. Die CPUs beider Unternehmen sollen um zweiten Halbjahr 2005 auf den Markt kommen.
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