HP-Forscher stellen neues Chip-Verfahren vor

Hewlett-Packard visiert achtmal dichtere FPGA-Halbleiter an: Bis Ende 2007 sollen die ersten Prototypen mit neuer Nanotechnologie vorliegen. Die Einführung auf dem Markt ist bis 2010 geplant.

HP hat Forschungsergebnisse präsentiert, die die Grundlage zur Herstellung von FPGA-Halbleitern (Field Programmable Gate Arrays) bieten sollen. Diese wären dann bis zu acht Mal dichter als herkömmliche Produkte und würden gleichzeitig weniger Energie verbrauchen. Die Forscher haben dazu konventionelle Halbleiterelemente mit einer Crossbar-Switch-Struktur auf Nano-Ebene ergänzt. Sie schätzen, dass die HP Labs bis Ende 2007 einen ersten Prototypen eines solchen Chips vorstellen können. Eine Einführung auf dem Markt ist bis 2010 technisch denkbar.

Field Programmable Gate Arrays (FPGA) sind integrierte Schaltkreise mit programmierbaren logischen Komponenten und Schnittstellen, die für spezifische Anwendungen angepasst werden können. Sie lassen sich in einer Vielzahl von Branchen einsetzen, etwa in der Kommunikation, der Automobilindustrie und in der Konsumentenelektronik.

Diese Technologie benötigt eine Crossbar-Switch-Struktur auf Nano-Ebene, die auf konventionelle komplementäre Metall-Oxid-Halbleiter (CMOS, Complementary Metal Oxide Semiconductor) aufgesetzt wird. Dazu nutzen die Forscher der HP Labs eine neue Architektur, die sie „Field Programmable Nanowire Interconnect“ (FPNI) nennen
– eine Variation der etablierten FPGA-Technologie.

Alle Logikfunktionen, die der CMOS-Baustein ausführen kann, werden in dem neuen Verfahren durch die Verbindungsebene oberhalb der Transistorebene realisiert. Damit sei der FPNI-Schaltkreis effizienter als konventionelle FPGA, die 80 bis 90 Prozent ihrer CMOS für das Signal-Routing einsetzen. Auf diese Weise könne die Dichte der Transistoren, die für die Ausführung der Logik zuständig sind, erhöht und gleichzeitig
der Stromverbrauch für das Signal-Routing gesenkt werden.

„Während die konventionelle Chip-Elektronik kleiner und kleiner wird, kommt Moore’s Law auf Kollisionskurs mit den physikalischen Gesetzen“, erklärte Stan Williams, HP Senior Fellow und Director der HP Labs. „Auf der Nano-Ebene kann es zu starker Erhitzung und zu Fehlfunktionen kommen. Wir waren in der Lage, konventionelle CMOS-Technologie mit Verbindungen und Schaltern zu kombinieren, die im Nanobereich realisiert werden. So lassen sich die Transistordichte steigern und die Stromableitung reduzieren.“

Die Forschungsarbeit von Greg Snider and Stan Williams von den HP Labs wird im Fachmagazin Nanotechnology des British Institute of Physics unter dem Titel „Nano/CMOS Architectures Using Field-Programmable Nanowire Interconnect“ in der Ausgabe vom 24. Januar 2007 veröffentlicht.

Themenseiten: HP Compaq, IT-Business, Prozessoren, Servers, Storage, Storage & Server, Technologien

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