Intel-Manager skizziert Itanium-Roadmap

Stromspar-Technik Speedstep künftig auch in Server-CPUs

Intel-Manager Jason Waxman hat die Roadmap des 64-Bit-Prozessors Itanium bis 2007 skizziert. Waxman verspricht für dieses Jahr noch eine auf der aktuellen Architektur basierende Version mit 1,7 GHz und neun MByte Second Level Cache. Bislang waren 1,5 GHz und sechs MByte Second Level Cache die Obergrenze.

Die für 2005 geplante Montecito-Version des Chips soll mit zwei GHz laufen und über die aus dem Mobilsektor bekannte Stromspar-Technik „Speedstep“ verfügen, die den Takt einer CPU im Leerlauf senken kann. Wird besonders viel Leistung benötigt, soll „Foxton“ den Chip kurzfristig auch übertakten können. Waxman zufolge soll der Montecito rund 20 Prozent weniger Energie benötigen als aktuelle Itanium-Varianten.

Der Bus soll von aktuell 400 auf 667 MHz aufgebohrt werden. Die Itanium-Plattform soll dann erstmals auch über Multithreading-Fähigkeit und zwei Cores verfügen. Insgesamt sollen sich so vier Threads parallel abarbeiten lassen. Intel erwartet sich dadurch eine Leistungssteigerung von zehn bis 20 Prozent.

Eine als „Pellston“ bezeichnete Technologie soll die Deaktivierung defekter Cache-Sektoren auf dem Chip ermöglichen. Damit soll ein stabiler Betrieb auch ohne den Austausch der CPU ermöglicht werden. „Silverdale“ soll für Leistungssteigerungen bei Virtualisierungssoftware wie EMC VMware und Virtual Server von Microsoft sorgen.

2007 soll mit dem Tukwila eine Itanium-Variante mit mindestens vier Cores auf den Markt kommen, spätere Versionen sollen über bis zu 16 Cores verfügen. Lowend-Versionen des Chips sollen mit der vom Xeon genutzten Infrastruktur kompatibel sein. Mit dem Tukwila sollen auch die im Montecito eingeführten Virtualisierungs-Technologien weiter ausgebaut werden.

Themenseiten: Hardware, Intel

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