Infineon: „Chip-Zeit um zehn Jahre voraus“

Münchner Unternehmen verkleinert Leiterbahnen für Transistoren auf 40 Nanometer

Infineon (Börse Frankfurt: IFX) ist es nach eigenen Angaben gelungen, die Leiterbahnen zur Verbindung von Transistoren auf einem Chip auf bis zu 40 Nanometer zu verkleinern. Ein Nanometer ist der Millionste Teil eines Millimeters. Infineons schmalste untersuchte Leiterbahnen mit 40 Nanometer entsprechen in etwa dem tausendstel Durchmesser eines Haares.

Damit hat die Siemens-Tochter den Beweis erbracht, dass auch bei anhaltender Miniaturisierung von Chip-Strukturen nach dem so genannten „Moore’schen Gesetz“ die elektrischen Anforderungen an die Transistor-Verdrahtungen mit heutigen Produktionsmethoden erfüllbar sind.

Die 1965 vom Physiker und Intel-Mitbegründer Gordon E. Moore formulierte These besagt, dass sich Leistungsfähigkeit und die Anzahl der Transistoren auf einem Chip innerhalb von 18 Monaten jeweils verdoppeln. Aktuelle Gigahertz-CPUs (Central Processing Unit) der Pentium 4-Reihe mit einer Strukturbreite von 130 Nanometern tragen beispielsweise rund 100 Millionen Transistoren auf dem Prozessorplättchen. Damit das Gesetz von Moore – kontinuierlich fortgeschrieben im Entwicklungs-Fahrplan für Halbleiter (International Technology Roadmap für Semiconductors, ITRS) – auch künftig Bestand hat, sind ständig dünnere Leiterbahnen zwischen den einzelnen Transistoren notwendig.

Die elektrische Bewertung von Metall-Leitungen mit einer Breite von 40 Nanometern zeige, dass sich bereits mit heutigen Mitteln Strukturgrößen zukünftiger Chip-Generationen herstellen lassen könnten, die laut ITRS erst im Jahr 2010 das Licht der Halbleiter-Welt erblicken sollen. Zur Bewertung mussten die Infineon-Forscher nach eigenen Angaben Neuland beschreiten, denn die Belichtungsgeräte in den modernsten Chip-Fabriken erlauben heute standardmäßig noch nicht die Erzeugung von Strukturgrößen unter 100 Nanometer.

Für kleinere Strukturen wie die jetzt präsentierten Leiterbahnen aus Kupfer bedient sich Infineon der „Spacer“-Technik: Dabei werden zunächst aktuelle Lithografiegeräte für die Belichtungen zum Einsatz gebracht. Im Fertigungsprozess werden dann die erzeugten Grabenstrukturen in den Schichten auf den Silizium-Scheiben nachträglich durch chemische Prozesse verengt. So lassen sich mit Standard-Lithografiesystemen bereits heute Strukturen erzeugen, die in den Chip-Generationen von morgen auftreten werden – wenn auch in größerem Abstand voneinander.

Kontakt: Infineon Technologies, Tel.: 01802/000404 (günstigsten Tarif anzeigen)

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