Entwicklungszeit von Chips soll kleiner werden

Wissenschaftler der TU Chemnitz integrieren Überprüfung der Kommunikationsprotokolle ins Layout

Der so genannte „Design-Gap“ bezeichnet für Mikroelektroniker die Zeit die zwischen dem Entwurf eines Chip-Layouts und dessen Überprüfung vergeht. Oftmals handelt es sich dabei um eine Spanne von Wochen oder Monaten. Wissenschaftler der TU Chemnitz arbeiten nun unter Leitung von Dietmar Müller daran, diese Kluft mit einer neuartigen Modellierungsmethode für Computerchips zu verkleinern. Die Chemnitzer werden ihre Forschungsergebnisse erstmals während der CeBIT (22. bis 28. März, Halle 16, Stand B 23) auf dem Gemeinschaftsstand „Forschungsland Sachsen“ präsentieren.

Mit dem an der Professur Schaltungs- und Systementwurf der TU Chemnitz entwickelten Synthesewerkzeug MODIS soll es möglich sein, im Chip verwendete Kommunikationsprotokolle als Bestandteil der Systemspezifikation in den Entwurf hochkomplexer Systeme zu integrieren. Der Chip-Designer soll so in kürzester Zeit verschiedene Kommunikationsprotokolle für den Informationsaustausch zwischen Funktionsblöcken bewerten und Alternativen studieren können.

Basierend auf einer von ihm vorgegebenen Protokollspezifikation können nach Angaben der Chemnitzer Hardwareimplementierungen sowohl für den entsprechenden „Datenverpacker“ des Protokolls als auch für den „Datenentpacker“ generiert werden. Dieser Entwurfsschritt erfolgte bisher in der Regel manuell. MODIS erzeugt diese Hardwareimplementierungen ab jetzt nicht nur im gleichen Syntheseschritt, sondern sichert laut Müller auch die Konsistenz von Datenpacker und -entpacker zu den „Verpackungsregeln“ des Datenstroms durch das sogenannte „Correctness by Construction“-Prinzip. Diese Konsistenz musste bisher ebenfalls durch Simulationen nachgewiesen werden.

Kontakt:
TU Chemnitz, Tel.: 0371/5310

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